Thèse Adc Pipeline à Temps Continu en Cmos Avancé Nouvelle Architecture Robuste pour l'Acquisition de Données Haute Performance en Instrumentation Scientifique H/F - Doctorat.Gouv.Fr

Établissement : Université Grenoble Alpes École doctorale : EEATS - Electronique, Electrotechnique, Automatique, Traitement du Signal Laboratoire de recherche : Laboratoire de Physique Subatomique et Cosmologie Direction de la thèse : Olivier ROSSETTO Début de la thèse : 2026-10-01 Date limite de candidature : 2026-06-30T23:59:59 Les systèmes d'acquisition de données pour la physique des particules, la physique des hautes énergies et la physique médicale nécessitent des convertisseurs analogique-numérique (ADC) combinant haute résolution (10-12 bits), large bande passante (>100 MS/s), faible consommation et tenue aux irradiations.
Les architectures ADC pipeline à temps discret, bien que largement utilisées, présentent aujourd'hui des limitations structurelles liées au jitter d'horloge, au bruit de repliement (aliasing) et aux contraintes d'interfaçage avec des détecteurs analogiques continus. Dans ce contexte, les architectures pipeline à temps continu constituent une rupture technologique émergente, permettant d'améliorer la tolérance au jitter et de réduire les effets d'aliasing.
L'objectif de cette thèse est de concevoir, implémenter et valider expérimentalement un ADC pipeline à temps continu en technologie CMOS avancée (28 nm), en adressant les verrous scientifiques associés à la stabilité des boucles analogiques large bande, à la linéarité, au bruit et à la variabilité des paramètres physiques.
Les travaux porteront sur la co-conception architecture / circuit / calibration, incluant le développement de cellules MDAC à temps continu, d'amplificateurs OTA large bande faible bruit, ainsi que de techniques de calibration en ligne adaptées aux architectures sans échantillonnage explicite. Une attention particulière sera portée à la robustesse PVT (Process, Voltage, Température) et à l'intégration dans des chaînes de détection réelles.
La thèse aboutira à la réalisation d'un prototype ASIC et à sa caractérisation expérimentale (ENOB, SNR, SFDR, FoM). Elle vise à démontrer la viabilité d'un nouveau paradigme d'ADC pour les systèmes d'acquisition de prochaine génération. The continuous increase in data rates and performance requirements in particle physics and medical imaging necessitates moving beyond the limits of conventional ADC architectures. Continuous-time approaches offer significant potential for gains in temporal robustness and energy efficiency; however, they remain largely unexplored at the integrated circuit level due to major scientific hurdles. The primary objective is to propose and validate an innovative continuous-time pipeline ADC architecture optimized for scientific instrumentation. Objectives include the design of critical analog blocks, the development of suitable calibration strategies, and experimental demonstration on an integrated circuit. The methodology relies on a multi-level approach integrating:
- Behavioral modeling and system-level simulation.
- Transistor-level CMOS analog design (Cadence Virtuoso, Spectre).
- Post-layout simulations with parasitic extraction.
- Implementation in advanced 28 nm CMOS technology.
- Experimental characterization on a dedicated ADC test bench.

Candidat titulaire d'un Master 2 ou diplôme d'ingénieur en microélectronique ou électronique, avec compétences solides en conception analogique CMOS, intérêt pour les systèmes mixtes et l'instrumentation scientifique. Une expérience en ADC ou en traitement du signal constituera un atout.